Riviera
— Обозрение
Riviera — высокопроизводительное решение
для моделирования ASIC (специализированная
интегральная схема) и больших FPGA (ПЛИС) проектов,
позволяющее верифицировать HDL и SystemC модели,
и предоставляющее расширенную среду отладки.
Riviera предоставляет самую широкую языковую
поддержку, доступную на рынке. Кроме поддержки
индустриальных стандартов для VHDL, Verilog
и EDIF, она позволяет работать с SystemC, SystemVerilog,
OVA и PSL. Для лучшей производительности и
удобства использования , все языки поддерживаются
единым моделирующим ядром. more >>
Если вы подыскиваете симулятор охватывающих
все этапы моделирования, от системного и поведенческого,
до вентильного уровня и SDF списков связей,
то Riviera создана для вас. more >>
Симулятор сохраняет историю сигналов в базе
данных проектирования. Временные диаграммы
сигналов могут отображаться как интерактивно,
во время симуляции, так и загружаться из базы
данных, созданной во время прошлых циклов моделирования. more >>
Программа предоставляет мощные средства отладки, такие как просмотрщик временных
диаграмм, управление информационными потоками (Advanced Dataflow) и отладчик
исходного кода. Моделирование может быть остановлено, при достижению точки останова,
помещенной в коде, зависящей от значения сигнала или состояния. more >>
Riviera обладает мощной базой сценариев.
Используя режим пакетной обработки, можно с
легкостью запустить процесс моделирования нескольких
проектов. Интерпретатор сценариев полностью
поддерживает TCL скрипты. more >>
Компоненты написанные на С/С++ подключаются
к симулятору используя IEEE стандартизованные
VHPI и PLI интерфейсы. С помощью данных интерфейсов
проектировщик может устанавливать обратные
вызова (callbacks) для сигналов, изменять значения
сигналов и переменных в проверяемой модели,
или же сканировать структуру проекта. Riviera
полностью поддерживает SystemC модули, которые
компилируются в обычные библиотеки проекта
и моделируются одновременно с HDL блоками. more >>
Ассерции могут быть определены в PSL, OVA
или в подмножестве ассерций SystemVerilog.
Они моделируются отдельно от остального HDL
кода. Ассерции можно увидеть в программе просмотра
функционального покрытия (Functional Coverage
viewer). more >>
Покрытие состояний (Statement Coverage) и
покрытие ветвлений (Branch Coverage) индивидуально
контролируют колличество исполнений состояний
и условия их выполнения. Статистика покрытия
может быть просмотрена специальной программой
- Coverage Viewer. Данные покрытия так же могут
быть дополнены информацией о изменениях значений
сигналов. Покрытие переключений (Toggle Coverage)
измеряет колличество изменений произошедших
в значении сигнала. more >>
Профайлер, основанный на тиках процесора,
отсчитывает число тиков и колличество миллисекунд,
необходимых для исполнения одного HDL оператора.
Профилирование, производимое с большой точностью,
может помочь найти способ ускорения моделирования
проекта (с помощью более оптимального программирования
или аппаратного ускорения). more >>
Riviera – это открытое решение. Вы можете
присоединять свои собственные приложения к
ядру моделирования, используя PLI и VHPI интерфейсы.
Так же имеются готовые интерфейсы для продукции
сторонних производителей. more >>
|
top 
