HES — Обозрение
HES — решение для аппаратного ускорения
моделирования, позволяющее ускорить процесс
верификации ASIC и FPGA (ПЛИС) проектов в 10–100
раз по сравнению с традиционными методами моделирования.
Такое решение, благодаря объединению множества
разных проектов и проверочных элементов в одну
систему, дает значительный прирост скорости
и производительности.
Концептуальность HES заключается
в моделировании проектов, разделяя нагрузку
между аппаратным PCI ускорителем и программным
симулятором. Это позволяет проектировщику частично
разгрузить программный симулятор, тем самым
повышая производительность и ускоряя циклы
моделирования. (see setup flow diagram).
HES состоит из трех основных частей:
симулятор смешанных HDL проектов Riviera, плата
аппаратного ускорителя емкостью до 12 миллионов
вентилей и средство управления моделированием
проекта (Design Verification Manager). (see diagram).
Design Verification Manager (DVM) является
частью HES, созданной для облегчения
управлением процессом ускоренного моделирования.
Если какой-либо синтезируемый участок может
быть размещен на плате ускорителя, DVM осуществит
эффективное разбиение проекта на части, оставляя
несинтезируемые участки в симуляторе и размещая
выбранные синтезируемые части на плате ускорителя.
DVM автоматически генерирует все необходимые
файлы для процесса ускоренного моделирования. more >>
Уникальное многоцелевое ядро симулятора позволяет
моделировать смешанные Verilog®, VHDL и SystemC™
проекты. Оптимизированный HDL компилятор генерирует
оптимизированный код, для достижения высокой
производительности и наглядности верификации.
Продукты Aldec являются единственными промышленно
признанными решениями, модулирующими устаревшие
проекты и списки связей EDIF. Гибкая архитектура
и стандартные настраиваемые интерфейсы позволяют
подключать другие EDA инструменты и модули
собственной разработки. Также моделирующие
программы Aldec оснащены готовыми интерфейсами
к многим продуктам сторонних производителей. more >>
В основе платы ускорителя HES лежат
стандартные ПЛИС (FPGA) микросхемы и PCI интерфейс.
Во время моделирования плата ускорителя полностью
синхронизируется с программным симулятором
и работает с ним на одной частоте (10-100 Кгц),
что позволяет проектировщику отслеживать в
симуляторе работу ускоренного проекта. Емкость
одной платы ускорителя находится в пределах
от 1 до 12 миллионов ПЛИС вентилей. Количество
плат в системе ограничено только лишь наличием
свободных PCI разъемов. more >>
HES имеет несколько режимов моделирования,
зависящих от стадии разработки проекта, компонентов,
испытательных стендов (testbench) и т. д. В
зависимости от требований, предъявляемых проектировщиком
к процессу моделирования, скорость верификации
может изменяться, соответственно предоставляя
различную степень наглядности отладки. more >>
HES с ARM предоставляет высокопроизводительную
среду со-верификации и отладки для комплексной
програмно/аппаратной разработки встраиваемых
систем. Плата с ARM процессором и памятью подключается
через дочернюю плату непосредственно к аппаратному
ускорителю HES и, соответственно, к
програмному ядру моделирования симулятора.
Поддерживается со-верификация следующих ARM
систем:
- ARM 946 с AHB
- ARM 926 с AHB
- ARM 920T с AHB (
используется AHB переходник)
- ARM 720T с ASB
Пакет разработки для ARM и непосредственно
устройства поставляются раздельно. more >>
HES содержит непосредственный интерфейс
для одновременного подключения SystemC испытательных
стендов и проекта размещенного на плате ускорителя.
DVM автоматически генерирует переходники для
SystemC испытательных стендов, используемых
для тестирования компонентов проекта. more >>
Возможность переносить разнообразные модели
памяти проекта на встроенную память платы ускорителя
(до 6 GB), позволяет HES разгрузить
системную память компьютера и значительно уменьшить
время моделирования проекта в целом. more >>
HES позволяет просматривать сигналы
модулей, находящихся на плате ускорителя, непосредственно
во временной диаграмме Riviera. Пользователь
может выбрать внутренние сигналы или модули
аппаратной части, которые должны отслеживаться
и отображаться в симуляторе.
HES поддерживает OpenVera Assertions
(OVA), PSL/Sugar, Open Verification Libraries
(OVL) и C/C++/SystemC™ конструкции как в программном
моделировании, так и аппаратно в виде синтезируемых
конструкций.
Примечание: аппаратные ассерции доступны только
для OpenVera.
Автоматическое преобразование синхроимпульсов
позволяет проектировщику размещать ASIC проекты
в ПЛИС ориентированной HES. Поддерживается
автоматическое определение внешних и внутренних
источников синхроимпульсов, включая задержки
для тактовых сигналов в/в и поправки на разницу
между программной и аппаратной синхронизацией.
Если проект содержит несколько зон синхронизации,
функция анализа может автоматически ввести
временные поправки (в основном используется
при проектировании ASIC). Такое аппаратное
ускорение позволяет сэкономить время и повысить
качество выпускаемой продукции.
HES после каждой итерации автоматически
выполняет инкрементный синтез всех подмодулей,
необходимых для продолжения процесса синтеза
проекта. Инкрементный синтез так же помогает
при разделении проекта между программной и
аппаратной частью симулятора, или при использовании
нескольких плат ускорения.
HES предоставляет легкий в использовании
API интерфейс для тестовых моделей оборудования
(С-models), написанных на С/С++. Тестовые модели
могут непосредственно связываться с платой
ускорителя, исключая симулятор из процесса
коммуникации. C-моделя ми может быть заменен
любой HDL блок по выбору, что позволяет снизить
нагрузку на программный симулятор. Заметьте,
что даже верхний уровень испытательного стенда
(testbench) может быть написан на С, С++ или
SystemC. more >>
HES автоматически разделяет модуль между
аппаратными ресурсами. Это позволяет добавить
в аппаратное ускорение целый верхний уровень
дизайна, не задумываясь на тем, как модули
дизайна будут распределяться между доступными
аппаратными ускорителями.
VHDL2CPP конвертер переводит испытательные
стенды (testbench) c языка VHDL на язык C++
для дальнейшей компиляции и создания exe-файла
(упрощенного ядра моделирования), который запускает
симуляцию на аппаратном ускорителе. Благодаря
этому увеличивается аппаратное ускорение и
процесс моделирование проекта происходит существенно
быстрее чем при использовании симулятора на
основе VHDL и Verilog стендов.
|
top 
