Active-HDL — Обозрение
Active-HDL— интеграционный пакет разработки
и моделирования цифровых схем, созданных с
помощью языков описания оборудования и С/С++
языков программирования. Он предоставляет инженерам
и командам разработчиков средства для проектирования,
тестирования и реализации независимые от ICV
поставщиков, а так же позволяет непосредственно
управлять EDA продуктами сторонних производителей.
Пакет разрабатывался основываясь на пожеланиях
и отзывах клиентов, что позволило достичь высокой
производительности и неповторимой простоты
в использовании.
Active-HDL поддерживает даже более сложные
FPGA и ASIC проекты, предоставляя следующие
ключевые возможности:
Проектировщик может выбирать между интуитивным графическим интерфейсом и текстовым представлением основных компонентов среды проектирования. Редактор блоксхем позволяет отображать аппаратную часть, а так же поведение управляющих автоматов в понятной для большинства инженеров форме. Многочисленные мастера помогают без проблем начать работу с редакторами блоксхем, управляющих автоматов или исходного кода. Дополнительно в Active-HDL встроена утилита, позволяющая преобразовывать текстовое описание в графическое представление, которое может быть отредактировано в графическом редакторе пакета.
more >>
Уникальная технология общего моделирующего
ядра позволяет моделировать смешанные Verilog,
VHDL и SystemC языковые структуры. Оптимизированные
HDL компиляторы генерируют высокоэффективный
код, обеспечивающий отличную производительность
и превосходную наглядность сигналов для детальной
отладки. Active-HDL— единственный симулятор,
поддерживающий EDIF списки связей, позволяющий
совместное моделирование устаревших компонентов
и новейших HDL частей проекта. Гибкая архитектура
и стандартные программируемые интерфейсы позволяют
интегрировать в среду разработки EDA средства
сторонних производителей. more >>
Active-HDL располагает большим количеством средств визуализации результатов моделирования и отладки. Изучение структуры проекта значительно упрощается при использовании утилит для отображения связей между различными компонентами проекта. Более того, кроме взаимосвязей сигналов и переменных так же можно отслеживать их значение с помощью разнообразных средств, например, редактора временных диаграмм, окна просмотра значений, окна просмотра памяти и очереди вызовов. С помощью средств трассировки кода и настраиваемых точек остановки можно полностью контролировать процесс исполнения. more >>
В ответ на беспрерывно растущую сложность
электронных систем, Active-HDL предлагает интерфейсы
совместного моделирования к таким продуктам,
как MathWorks' MATLAB® и Simulink®, позволяющие
системным инженерам одновременную трассировку
HDL компонентов и математических моделей. more >>
Для ускорения функциональной верификации Active-HDL располагает средствами автоматической генерации испытательных стендов. Испытательные стенды для проектов могут быть сделаны при помощи временных диаграмм, созданных в редакторе временных диаграмм, или сгенерированных во время процесса моделирования. Active-HDL автоматически создает набор испытательных стендов для управляющих блоков, покрывающий все возможные состояния и переходы из диаграммы состояний.
more >>
Active-HDL управляет всей информацией относящейся к проекту или множеству проектов, находящихся в рабочей области (workspace), что упрощает процесс конфигурирования, сборки и моделирования, позволяет упорядочивать исходные и лог файлы, полученные на разных стадиях разработки и верификации. Так же Active-HDL поддерживает возможность командной работы при проектировании устройств, предоставляет интерфейс к средствам контроля за исходными файлами, позволяет частично или полностью архивировать проект.
more >>
Active-HDL изначально создавался для проектировщиков,
работающих с различными семействами ПЛИС. Программная
среда Active-HDL предоставляет интерфейс к
средствам синтеза и разводки-размещения от
сторонних производителей. Design Flow Manager
позволяет проектировщику выбрать файлы для
синтеза и имплементации, установить необходимые
опции для используемых средств, запустить процесс
в фоновом режиме, или GUI приложения. Также
с пакетом поставляются предварительно скомпилированные
и готовые для применения Verilog и VHDL библиотеки
всех производителей ПЛИС. Дополнительно поставляются
библиотеки для семейства устройств фирмы Xilinx,
поддерживаемые редактором блоксхем. more >>
Покрытие тестирования является ключевой опцией,
позволяющей минимизировать вероятность появления
необнаруженных ошибок. Пакет Active-HDL поставляется
со множеством утилит, позволяющих измерять
полноту покрытия HDL кода и активность сигналов.
Code Coverage и Toggle Coverage находят неисполненные
линии кода, состояния, в которые автомат ни
разу не входил, и сигналы, значение которых
изменялось не так, как ожидалось. Функция профайлинга
измеряет время, затраченное на исполнение HDL
команд, что позволяет найти и оптимизировать
наиболее ресурсоемкие части кода, либо поместить
их в аппаратный ускоритель, тем самым увеличивая
производительность моделирования. more >>
Active-HDL имеет встроенную функцию экспорта
файлов проекта в HTML документы, PDF и графические
файлы. Позволяет отправлять на печать как отдельный
документ, так и проект целиком или несколько
проектов, размещенных в одной рабочей области.
Эти возможности в значительной мере улучшаю
качество и восприятие электронной и печатной
документации. more >>
Поддержка в Active-HDL списков связей EDIF
и функции импорта устаревших проектов позволяют
переносить и использовать их в редакторе блоксхем
симулятора. Проекты, созданные при помощи Viewlogic
и Active-CAD/Xilinx Foundation Series, могут
быть прочитаны и преобразованы в графическое
представление. more >>
|
top 
