Active-HDL — моделирование и все стадии ПЛИС (FPGA) проектирования в одном пакете

Active-HDL

Со времени выхода на рынок в 1997 году, Active-HDL успешно используют более 10000 инженеров-проектировщиков по всему миру. Причинами такой невероятной популярности стали простота в работе и высокая производительность этого программного продукта. Принимая во внимание тот факт, что большинство инженеров используют Active-HDL на протяжении всего рабочего дня, специалисты нашей фирмы приложили все усилия для создания производительного и эргономичного продукта. Active-HDL предоставляет высокоскоростное функциональное и временное моделирование для VHDL и Verilog, позволяя моделировать проекты, содержащие миллионы вентилей. Aldec рекомендует Active-HDL всем, кто стремится оставаться на передовых позициях индустрии и создавать целые проекты, находясь в одном системном окружении.



Riviera — мультиплатформенный пакет моделирования

Riviera

Пакет Riviera разрабатывался специально для верификации сверхемких проектов. Он избавлен от узких мест типичных для продуктов, расчитанных на небольшие схемы. Riviera-PRO позволяет работать в 64-битовом окружении с десятками гигабайт памяти и миллионами сигналов. Учитывая, что при разработке главный упор делался на производительность VHDL, Verilog и новейших HDL стандартов (Assertions, SystemVerilog и SystemC) Riviera является лучшим выбором для компаний, стремящихся получить хороший мультиплатформенный продукт для больших проектов. Riviera работает под управлением операционных систем Windows, Linux и Sun Solaris, а также поддерживает конфигурации из групп серверов (server farm).



HES Hardware Embedded Simulation

HES

Когда программная верификация занимает слишком много времени, на помощь приходит аппаратная. HES — это высокопроизводительная среда моделирования, позволяющая для ускорения верификации размещать проект целиком или частично на платах прототипах. Такое моделирование дает 100 кратный прирост производительности в сравнении с программной верификацией. Уникальное запатентованное решение позволяет HES автоматически находить и переводить в аппаратное представление части проекта, требующие наибольшее колличество времени моделирования.


IP Cores

IP Cores

Растущие размеры проектов так же предъявляют повышенные требования к производительности. Проектировщик может значительно ускорить работу, используя стандартные элементы, например, USB интерфейс, последовательный В/В, FIR фильтры. Эти компоненты прошли апробацию во многих промышленных проектах, тем самым доказав, что использование стандартных составляющих гораздо дешевле полного цикла проектирования.




Solutions

Проекты на базе ПЛИС

Создание HDL проектов

C/C++ решения

DSP приложения

HDL моделирование

Военные/КосмосSolutions

Download Active-HDL
Download Riviera
Copyright © 2007 Aldec, Inc.